Відкрити головне меню

На даний час немає основних процесорів загального призначення, побудованих для роботи з 256-бітними цілими числами чи адресами, хоча ряд процесорів працюють з 256-бітними даними. Процесори мають набори команд SIMD (Advanced Vector Extensions і набір інструкцій FMA[en] і т.д.), де 256-бітові векторні регістри використовуються для зберігання декількох менших чисел, таких як вісім 32-бітних чисел з рухомою комою, і одна інструкція може працювати зі всіма цими значеннями паралельно. Однак, ці процесори не працюють з окремими числами, що складаються з 256 двійкових розрядів по довжині, оскільки тільки їхні регістри мають розмір 256 біт. Двійкові розряди знаходяться разом у 128-бітових колекціях.

1 2 4 8 12 16 18 24 26 31 32 36 48 60 64 128 256 512
8 16 32 64
×½ ×1 ×2[en] ×4[en] ×8[en]
32[en] 64[en] 128[en]

ВикористанняРедагувати

 
Ноутбук з процесором Efficeon
  • 256 біт — це загальний розмір ключа[en] для симетричних шифрів у криптографії, таких як Advanced Encryption Standard.
  • Сучасні чіпи GPU переміщують дані через 256-бітну шину пам'яті.
  • 256-бітові процесори можуть використовуватися для адресації безпосередньо до 2256 байт. Вже 2128 (128-біт) значно перевищить загальну кількість даних, що зберігаються на Землі станом на 2010 рік, які оцінюються приблизно в 1,2 зетабайта (більше 270 байт).[1]
  • Процесор Efficeon[en] був 256-бітним VLIW-проектом Transmeta другого покоління, в якому використовувався програмний рушій для перетворення коду, написаного для процесорів x86, на рідний набір команд чіпа.[2][3]
  • Збільшення розміру слова може прискорити операції довгої арифметики в математичних бібліотеках, які часто використовуються у криптографії.
  • Дослідники з Кембриджського університету використовують 256-бітний вказівник можливостей, який включає в себе інформацію про можливості та адресацію, в своїй системі можливостей CHERI.[4]

ІсторіяРедагувати

Процесор «WideWord» (2002 рік) містив систему Data-Intensive Architecture (DIVA), що включала 5-ступінчастий конвеєрний 256-бітний канал обробки даних у пам'яті, разом з регістровим файлом і блоками ALU. Розробка цього проекту фінансувалася агентством DARPA.[5]

Див. такожРедагувати

ПосиланняРедагувати

  1. Miller, Rich (4 May 2010). Digital Universe nears a Zettabyte. Data Center Knowledge. Архів оригіналу за 6 May 2010. Процитовано 16 September 2010. 
  2. Transmeta Efficeon TM8300 Processor. Transmeta Corporation. Архів оригіналу за 10 February 2019. 
  3. Williams, Martyn (29 May 2002). Transmeta Unveils Plans for TM8000 Processor. PC World. Архів оригіналу за 14 April 2010. 
  4. Watson, Robert N. M.; Neumann, Peter G.; Woodruff, Jonathan; Anderson, Jonathan; Anderson, Ross; Dave, Nirav; Laurie, Ben; Moore, Simon W. та ін. (3 March 2012). CHERI: a research platform deconflating hardware virtualization and protection. Unpublished workshop paper for RESoLVE’12, March 3, 2012, London, UK. SRI International Computer Science Laboratory. 
  5. Draper, Jeffrey; Sondeen, Jeff; Chang Woo Kang (October 2002). Implementation of a 256-bit WideWord Processor for the Data-Intensive Architecture (DIVA) Processing-In-Memory (PIM) Chip International Solid-State Circuits Conference. Архів оригіналу за 29 August 2017.