DDR2 SDRAM: відмінності між версіями
| [неперевірена версія] | [неперевірена версія] |
Вилучено вміст Додано вміст
Tigga (обговорення | внесок) Немає опису редагування |
AleXp (обговорення | внесок) Немає опису редагування |
||
Рядок 7:
== Сумісність ==
DDR2 не є зворотно сумісною з DDR, кількість контактів більша (240 проти 184 у DDR), тому ключ на модулях DDR2 розташований в іншому місці в порівнянні з DDR і вставити модуль DDR2 у роз'єм DDR, без пошкодження останнього, неможливо.
==Різниця між DDR2 і DDR==
Пам’ять DDR2 має деякі конструктивні відмінності від модулів [[DDR-SDRAM]], наприклад кількість контактів збільшено з 184 до 240 (контакти розміщенні ближче один до одного), а також змістився «ключ», що запобігає насильній установці у слот модуля пам’яті іншого типу.
Напруга електричного живлення в DDR2 1.8 В на відміну від модулей DDR — 2.5 В, внаслідок чого пам’ять має менше електроспоживання і тепловиділення.
Основною архітектурною відмінністю пам'яті DDR2 є можливість передачі чотирьох блоків даних за такт замість двох, як це було у випадку DDR.
Затримки при записі теж перетерпіли зміни: якщо звичайна пам'ять DDR може записувати дані відразу ж через такт після команди запису, у випадку DDR2 це неможливо через більше високі тактові частоти. Тому затримка запису вираховується по затримці читання шляхом вирахування одного такту.
Особливо це актуально при асинхронній роботі (типовий випадок, коли пам'ять DDR2-533 використається на платформі із частотою системної шини 800 МГц) в одно канальному режимі. У цій ситуації збільшена на 33% теоретична пропускна здатність пам'яті DDR2-533 у порівнянні з DDR400 найчастіше не дає помітного приросту продуктивності.
В загалі на такі нестиковки можна було б не звертати увагу, тим більше що у випадку використання синхронного режиму (системна шина 1066 МГц) застосування цього типу пам'яті реабілітує себе.
==Як працює пам’ять DDR2==
Якщо слідувати термінології SDR (Single Data Rate), DDR (Double Data Rate), то пам'ять DDR2 було б логічно назвати QDR (Quadra Data Rate), оскільки цей стандарт має в чотири рази більшу швидкість передачі, тобто в стандарті DDR2 при пакетному режимі доступу дані передаються чотири рази за один такт. Для організації даного режиму роботи пам'яті необхідно, щоб буфер вводу-виводу (мультиплексор) працював на в чотири рази більшій частоті в порівнянні із частотою ядра пам'яті. Досягається це в такий спосіб: ядро пам'яті, як і раніше, синхронізується по позитивному фронті тактирующих імпульсів, а із приходом кожного позитивного фронту по чотирьох незалежних лініях у буфер вводу-висновку (мультиплексор) передаються 4n біти інформації (вибірка 4n бітів за такт, 4n-Prefetch). Сам буфер вводу-виводу тактируется на подвоєній частоті ядра пам'яті й синхронізується як по позитивному, так і по негативному фронті цієї частоти. Іншими словами, із приходом позитивного й негативного фронтів відбувається передача бітів у мультиплексному режимі на шину даних. Це дозволяє за кожен такт роботи ядра пам'яті передавати чотири слова на шину даних, тобто вчетверо підвищити пропускну здатність пам'яті.
У пам'яті DDR2 реалізована схема розбивки масиву пам'яті на чотири логічних банки, а для модулів ємністю 1 і 2 Гбайт — на вісім логічних банків.
Оскільки затримка CAS Delay становить два такти, то через два такти після команди читання дані можуть бути зчитані із шини даних. Нагадаємо, що в нас є чотири шини даних (лінії) шириною n біт кожна й передача даних може відбуватися паралельно по кожнійій із цих ліній. У нашому спрощеному прикладі можна вважати, що слова A1-A4, що відповідають першому банку, одночасно (протягом одного такту) передаються по чотирьох лініях. На наступному такті по чотирьох лініях одночасно передаються слова B1-B4 і т.д.
Далі ці дані передаються в мультиплексор синхронно з позитивним фронтом тактового імпульсу. Оскільки мультиплексор працює на подвоєній частоті й виводить дані по шині шириною n біт синхронно з позитивним і негативним фронтами, за один такт роботи ядра пам'яті здійснюється вивід на шину даних 4n біт (4 слова).
Зрозуміло, що у випадку реалізації архітектури 4n-Prefetch довжина пакета (Burst Length) даних не може бути менш 4. Тому для пам'яті DDR2 мінімальна довжина пакета становить 4.
Одне з головних завдань у технології 4n-Prefetch — забезпечити наявність безперервного потоку даних на кожній із чотирьох ліній шириною n біт. З обліком того, що команди тактируються на частоті роботи ядра пам'яті й в один момент часу на шині може бути присутнім тільки одна команда, це завдання не таке просте, як здається.
Розглянемо як гіпотетичний приклад ситуацію із трьома банками пам'яті. Активація кожного наступного банку може відбуватися тільки після проміжку часу Row-to-Row Delay (tRRD). Типовим є випадок, коли tRRD становить два такти. Крім того, для кожного окремого банку після його активації команда на читання (вибір стовпця в межах активованого рядка) надходить із затримкою, обумовленої RAS-to-CAS Delay (tRCD). І якщо tRCD = 4T, то команда на читання першого банку співпаде з активацією третього банку. Для того щоб уникнути конфлікту команд, команду активації третього банку доводиться зміщати на цілий цикл, що, природньо, приводить і до зсуву всіх наступних команд для цього банку. У результаті такого зрушення на шині даних утвориться пропуск або пузир (Bubble), що приводить до зниження пропускної здатності пам'яті.
== Технічні стандарти ==
| |||