DDR2 SDRAM
DDR2 SDRAM (от англ. double-data-rate two synchronous dynamic random access memory — подвоєна швидкість передачі даних синхронної пам'яті з довільним доступом) — це тип оперативної пам'яті використовуваної в комп'ютерах.
Як і DDR SDRAM, DDR2 SDRAM використовує передачу даних по обох фронтах тактового сигналу, за рахунок чого при такій же частоті шини пам'яті, як й у звичайної SDRAM, можна фактично подвоїти швидкість передачі даних (наприклад, при роботі DDR2 на частоті 100 МГЦ ефективна частота виходить 200 МГЦ). Основна відмінність DDR2 від DDR — удвічі більша частота роботи зовнішньої шини, по якій дані передаються в буфер мікросхеми пам'яті. При цьому робота самого чипа залишилася такою ж, як і у просто DDR, тобто з такими ж затримками, але при більшій швидкості передачі інформації. При порівнянні роботи мікросхем DDR та DDR2 на однаковій тактовій частоті DDR2 матиме удвічі більші затримки й загальна продуктивність буде гіршою.
Сумісність ред.
DDR2 не є зворотно сумісною з DDR, кількість контактів більша (240 проти 184 у DDR), тому ключ на модулях DDR2 розташований в іншому місці в порівнянні з DDR і вставити модуль DDR2 у роз'єм DDR, без пошкодження останнього, неможливо.
Різниця між DDR2 і DDR ред.
| Текст вилучений зі статті через підозру в порушенні авторських прав |
 Текст, який раніше перебував на цій сторінці, запідозрений у порушенні авторських прав через те, що є дослівним перекладом з таких джерел:
Тому, хто поставив цей шаблон: |
|
Не редагуйте статтю зараз, навіть якщо ви збираєтеся її переписати. Додержуйтеся вказівок нижче.
У випадку, якщо новий текст написаний не буде, ця стаття буде вилучена через тиждень після появи цього попередження. (Детальніше див. документацію шаблону.) Вихідний текст цієї статті з можливим порушенням копірайту можна знайти в історії змін. Зверніть увагу, що розміщення у Вікіпедії матеріалів, включаючи дослівний переклад, автор яких не надав явного дозволу на їхнє використання відповідно до ліцензії GNU FDL без незмінюваних секцій та Creative Commons із зазначенням автора / розповсюдження на тих самих умовах, може бути порушенням законів про авторське право. Користувачі, які додають до Вікіпедії такі матеріали, можуть бути тимчасово позбавлені права редагувати статті. Незважаючи ні на що, ми завжди раді вашим оригінальним статтям. Дякуємо. |
Як працює пам'ять DDR2 ред.
| Текст вилучений зі статті через підозру в порушенні авторських прав |
| Текст, який раніше перебував на цій сторінці, запідозрений у порушенні авторських прав через те, що є дослівним перекладом з таких джерел:
Тому, хто поставив цей шаблон: |
|
Не редагуйте статтю зараз, навіть якщо ви збираєтеся її переписати. Додержуйтеся вказівок нижче.
У випадку, якщо новий текст написаний не буде, ця стаття буде вилучена через тиждень після появи цього попередження. (Детальніше див. документацію шаблону.) Вихідний текст цієї статті з можливим порушенням копірайту можна знайти в історії змін. Зверніть увагу, що розміщення у Вікіпедії матеріалів, включаючи дослівний переклад, автор яких не надав явного дозволу на їхнє використання відповідно до ліцензії GNU FDL без незмінюваних секцій та Creative Commons із зазначенням автора / розповсюдження на тих самих умовах, може бути порушенням законів про авторське право. Користувачі, які додають до Вікіпедії такі матеріали, можуть бути тимчасово позбавлені права редагувати статті. Незважаючи ні на що, ми завжди раді вашим оригінальним статтям. Дякуємо. |
У пам'яті DDR2 реалізована схема розбивки масиву пам'яті на чотири логічних банки, а для модулів ємністю 1 і 2 Гбайт — на вісім логічних банків.
Оскільки затримка CAS Delay становить два такти, то через два такти після команди читання дані можуть бути зчитані із шини даних. Нагадаємо, що в нас є чотири шини даних (лінії) шириною n біт кожна й передача даних може відбуватися паралельно по кожній із цих ліній. У нашому спрощеному прикладі можна вважати, що слова A1-A4, що відповідають першому банку, одночасно (протягом одного такту) передаються по чотирьох лініях. На наступному такті по чотирьох лініях одночасно передаються слова B1-B4 і т. д.
Далі ці дані передаються в мультиплексор синхронно з позитивним фронтом тактового імпульсу. Оскільки мультиплексор працює на подвоєній частоті й виводить дані по шині шириною n біт синхронно з позитивним і негативним фронтами, за один такт роботи ядра пам'яті здійснюється вивід на шину даних 4n біт (4 слова).
Зрозуміло, що у випадку реалізації архітектури 4n-Prefetch довжина пакета (Burst Length) даних не може бути менш 4. Тому для пам'яті DDR2 мінімальна довжина пакета становить 4. Одне з головних завдань у технології 4n-Prefetch — забезпечити наявність безперервного потоку даних на кожній із чотирьох ліній шириною n біт. З урахуванням того, що команди тактуються на частоті роботи ядра пам'яті й в один момент часу на шині може бути присутнім тільки одна команда, це завдання не таке просте, як здається.
Розглянемо як гіпотетичний приклад ситуацію із трьома банками пам'яті. Активація кожного наступного банку може відбуватися тільки після проміжку часу Row-to-Row Delay (tRRD). Типовим є випадок, коли tRRD становить два такти. Крім того, для кожного окремого банку після його активації команда на читання (вибір стовпця в межах активованого рядка) надходить із затримкою, обумовленої RAS-to-CAS Delay (tRCD). І якщо tRCD = 4T, то команда на читання першого банку збіжиться активацією третього банку. Для того щоб уникнути конфлікту команд, команду активації третього банку доводиться зміщати на цілий цикл, що, природно, приводить і до зсуву всіх наступних команд для цього банку. У результаті такого зрушення на шині даних утвориться пропуск або пузир (Bubble), що приводить до зниження пропускної здатності пам'яті.
Технічні стандарти ред.
Мікросхеми ред.
| Стандартна назва | Частота пам'яті | Частота шини | Передач даних в секунду |
| DDR2-400 | 100 МГц | 200 МГц | 400 млн. |
| DDR2-533 | 133 МГц | 266 МГц | 533 млн. |
| DDR2-667 | 166 МГц | 333 МГц | 667 млн. |
| DDR2-800 | 200 МГц | 400 МГц | 865 млн. |
| DDR2-1066 | 266 МГц | 533 МГц | 1066 млн. |
Модулі ред.
Для використання в комп'ютерах, DDR2 SDRAM поставляється в модулях DIMM з 240 контактами й одним ключем (вирізом у смузі контактів). DiMM'и розрізняються по максимальній швидкості передачі даних (часто називаною пропускною здатністю)
| Назва модуля | Частота шини | Тип чипу | Пікова швидкість передачі даних |
| PC2-3200 | 200 МГц | DDR2-400 | 3,200 ГіБ/с |
| PC2-4200 | 266 МГц | DDR2-533 | 4,200 ГіБ/с |
| PC2-5300 | 333 МГц | DDR2-667 | 5,300 ГіБ/с1 |
| PC2-5400 | 337 МГц | DDR2-675 | 5,400 ГіБ/с |
| PC2-5600 | 350 МГц | DDR2-700 | 5,600 ГіБ/с |
| PC2-5700 | 355 МГц | DDR2-711 | 5,700 ГіБ/с |
| PC2-6000 | 375 МГц | DDR2-750 | 6,000 ГіБ/с |
| PC2-6400 | 400 МГц | DDR2-800 | 6,400 ГіБ/с |
| PC2-7100 | 444 МГц | DDR2-888 | 7,100 ГіБ/с |
| PC2-7200 | 450 МГц | DDR2-900 | 7,200 ГіБ/с |
| PC2-8000 | 500 МГц | DDR2-1000 | 8,000 ГіБ/с |
| PC2-8500 | 533 МГц | DDR2-1066 | 8,500 ГіБ/с |
| PC2-8888 | до 1111 МГц | DDR2-1111 | 8,888 ГіБ/с |
| PC2-9136 | до 1142 МГц | DDR2-1142 | 9,136 ГіБ/с |
| PC2-10000 | до 1250 МГц | DDR2-1250 | 10,000 ГіБ/с |
Посилання ред.
- JEDEC website [Архівовано 15 квітня 2011 у Wayback Machine.]
- Overview of DDR-II technology
- DDR2 low latency vs high bandwidth, Core 2 Duo (Conroe) performance
|
Це незавершена стаття про інформаційні технології. Ви можете допомогти проєкту, виправивши або дописавши її. |