Intel Core (мікроархітектура): відмінності між версіями
| [неперевірена версія] | [неперевірена версія] |
Вилучено вміст Додано вміст
м clean up, replaced: - → — (5), removed stub tag за допомогою AWB |
MMO1975 (обговорення | внесок) Функція пропозицій посилань: додано 3 посилання. |
||
Рядок 1:
'''Мікроархітекту́ра Intel Core 2''' є [[Багатоядерний процесор|багатоядерною]] мікропроцесорною [[Мікроархітектура|архітектурою]], представленою фірмою [[Intel]] в 1-му кварталі 2006 року. Мікроархітектура Intel Core заснована на оновленій версії ядра [[Yonah (мікропроцесор)|Yonah]] і може розглядатися як остання [[ітерація]] мікроархітектури [[Intel P6]], яка веде свою історію з [[Pentium Pro]], представленого в 1995 році. Надмірно високе енергоспоживання і завищені [[TDP|вимоги до охолодження процесорів]], заснованих на мікроархітектурі [[NetBurst]], і, в результаті, нездатність ефективно збільшувати тактову частоту, а також інші вузькі місця, такі, як неефективність [[Конвеєр команд|конвеєра]], є головними причинами, чому Intel відмовилася від мікроархітектури NetBurst. Мікроархітектура Intel Core 2 була розроблена командою Intel Israel (IDC), яка раніше розробила мобільний процесор [[Pentium M]].
Мікроархітектура Intel Core 2 забезпечує високу [[Продуктивність ЕОМ|продуктивність]], енергозбереження та швидкодію в багатозадачних середовищах. Вона має кілька ядер і апаратну підтримку віртуалізації ([[Intel VT]]), а також [[x64]] і [[SSSE3]].
Рядок 9:
Мікроархітектура Intel Core 2 проектована з нуля, але з ідеями мікроархітектури [[Pentium M]]. Довжина [[Конвеєр команд|виконавчого конвеєра]] становить 14 ступенів — менше половини від довжини конвеєра в попередньому поколінні [[Prescott]] (31 ступінь), і є ключовою особливістю технології Динамічного виконання команд.
Кожне [[ядро мікропроцесора]] може отримувати, обробляти, виконувати і відкидати до чотирьох повних [[Паралелізм на рівні команд|команд одночасно]]. Це значно підвищує продуктивність у порівнянні з конкуруючими процесорними технологіями [[Intel P6|P6]], [[Pentium M]] (Banias, Dothan, [[Yonah (мікропроцесор)|Yonah]]) і [[NetBurst]]), що підтримують одночасну обробку тільки трьох команд.
==Advanced Smart Cache==
Рядок 15:
==Macro Fusion==
Ще однією новою технологією, включеною в мікроархітектуру Intel Core 2 при проектуванні, є Технологія макро-злиття (Macro Fusion), яка дозволяє об'єднувати деякі поширені інструкції [[x86]] в одну команду для виконання. У попередніх версіях процесорної мікроархітектури кожна інструкція декодувати незалежно від інших. При використанні Macro Fusion деякі пари інструкцій (наприклад, інструкція порівняння і [[Команда умовного переходу|умовного переходу]]) при декодуванні можуть об'єднуватися в одну мікроінструкцію (micro-op), яка в подальшому буде виконуватися саме як одна мікроінструкція. Для ефективної підтримки цієї технології в архітектурі Intel Core 2 використовуються розширені блоки [[ALU|АЛП]], які здатні підтримати виконання таких злитих мікроінструкцій.
== Див. також ==
| |||