Рівень передачі регістрів: відмінності між версіями

Розглянуту вище схему можна також описати за допомогою мови [[VHDL]] наступним чином:

 

D <= not Q;

end if;

end process;

 

Використовуючи [[програми проєктування електронних систем]] для синтезу, це описання як правило можна напряму перекласти у еквівалентну апаратну реалізацію у вигляді файлу для [[ASIC]] або [[FPGA]]. Інструмент [[Синтез логіки|синтезу]] також здійснює {{нп|оптимізація логіки|оптимізацію логіки|en|logic optimization}}.