DRAM: відмінності між версіями
| [перевірена версія] | [перевірена версія] |
Вилучено вміст Додано вміст
м виправлення "грати-ґрати" |
→Асинхронна DRAM: вікіфікація |
||
Рядок 56:
=== Асинхронна DRAM ===
Вона є основною формою, з якої походять всі інші. Асинхронний чип DRAM має лінії живлення, деяку кількість вхідних адресацій (зазвичай 12), і кілька (як правило, 1 або 4) двонаправлених ліній даних. Існують чотири [[логічний рівень|активні параметри]] контрольних сигналів:
* /[[Таймінги (оперативна пам'ять)#Таймінги|RAS]], Рядок Адресного Простору ({{lang-en|Row Address Strobe}}). Адресація розпочинається і слідує до кінця простору /RAS, потім вибирається вільний рядок для запису. Рядок залишається відкритим до тих пір, поки /RAS знаходиться на низькому рівні.
* /CAS, Стовпчик Адресного Простору ({{lang-en|Column Address Strobe}}). Адресація розпочинається на кінці простору /CAS і вибирається стовпчик із всіх відкритих, який у цей час придатний для читання і запису.
* /WE, Доступ Запису ({{lang-en|Write Enable}}). Цей сигнал визначається враховуючи кінцевого статусу /CAS, читання (якщо високий) або запису (якщо низький). При низькому рівні дані входять та прямують до прикінцевого краю /CAS.
* /OE, Доступ Зчитування ({{lang-en|Output Enable}}). Додатковий сигнал, який контролює вихід до даних I/O пінів. Дата-піни спрямовуються до DRAM чипів якщо /RAS і /CAS є низькими, і /WE високим, та /OE низьким. У багатьох програмах, /OE може бути постійно низьким (зчитування завжди доступне), але це може бути корисним при підключенні декількох чипів пам'яті паралельно.
Цей інтерфейс забезпечує прямий контроль внутрішніх таймінгів. Коли /RAS низький, то /CAS цикл не
=== Video RAM ===
| |||