Секційний процесор: відмінності між версіями
| [неперевірена версія] | [неперевірена версія] |
Вилучено вміст Додано вміст
Yuriz (обговорення | внесок) історія |
Yuriz (обговорення | внесок) Використання |
||
Рядок 1:
'''Секційний процесор''' ({{lang-en|bit slicing CPU}} — [[центральний процесор]], сконструйований з модулів, або ''секцій'', з меншою розрядністю, ніж розрядність самого процесора (наприклад, 32-розрядний процесор збудований з чотирьох 8-розрядних модулів). Теоретично можливим є n-секційний процесор.
Рядок 48 ⟶ 47:
** Сімейство AMD [[Am29100]]
** [[Synopsys]] [[49C402]]
== Сучасне використання ==
=== Програмний підхід ===
Наприкінці 1990-х років було запропоновано використовувати поняття ''bit-slicing'' для реалізації віртуальних паралельних машин на основі ЦП загального призначення. Така машина може застосовуватись, наприклад, для обчислення операцій [[SIMD]] довільної ширини. Така технологія інколи називається {{нп|SWAR}} ({{lang-en|SIMD Within A Register}}.<ref name="Kwan"/>. Одне з застосувань SWAR — криптографія (наприклад, [[DES]]<ref name="DES"/>).
=== Квантові комп'ютери ===
{{розширити}}
Було запропоновано ідею реалізацію комп'ютера з тактовою частотою 50 ГГц, що складається з 4-розрядних [[Надпровідність|надпровідникових]] секцій АЛП.<ref name="Tang_2016"/>
== Джерела ==
Рядок 62 ⟶ 69:
<ref name="cpushack">{{cite web|url=http://www.cpushack.com/tag/3002/|title=3002 - The CPU Shack Museum|website=Cpushack.com|accessdate=5 November 2017}}</ref>
<ref name="NatSemi_IMP-4">{{cite web|url=https://en.wikichip.org/wiki/national_semiconductor/imp-4|title=IMP-4 - National Semiconductor|website=En.wikichip.org|accessdate=5 November 2017}}</ref>
<ref name="Tang_2016">{{cite journal |title=4-bit Bit-Slice Arithmetic Logic Unit for 32-bit RSFQ Microprocessors |author-first1=Guang-Ming |author-last1=Tang |author-first2=Kensuke |author-last2=Takata |author-first3=Masamitsu |author-last3=Tanaka |author-first4=Akira |author-last4=Fujimaki |author-first5=Kazuyoshi |author-last5=Takagi |author-first6=Naofumi |author-last6=Takagi |id=1300106 |doi=10.1109/TASC.2015.2507125 |journal=IEEE Transactions on Applied Superconductivity |volume=26 |issue=1 |date=January 2016 |url=http://ieeexplore.ieee.org/document/7350144/?reload=true |quote=[…] 4-bit bit-slice arithmetic logic unit (ALU) for 32-bit rapid single-flux-quantum microprocessors was demonstrated. The proposed ALU covers all of the ALU operations for the MIPS32 instruction set. […] It consists of 3481 [[Josephson junction]]s with an area of 3.09 × 1.66 mm<sup>2</sup>. It achieved the target frequency of 50 GHz and a latency of 524 ps for a 32-bit operation, at the designed [[DC bias]] voltage of 2.5 mV […] Another 8-bit parallel ALU has been designed and fabricated with target processing frequency of 30 GHz<!-- […] However, no bit-slice ALU has been demonstrated so far.--> […] To achieve comparable performance to CMOS parallel microprocessors operating at 2–3 GHz, 4-bit bit-slice processing should be performed with a clock frequency of several tens of gigahertz. Several bit-serial arithmetic circuits have been successfully demonstrated with high-speed clocks of above 50 GHz […]}}</ref>
<ref name="Kwan">{{cite web|url=http://www.darkside.com.au/bitslice/|title=Bitslice DES|website=Darkside.com.au|accessdate=5 November 2017}}</ref>
<ref name="DES">{{cite paper |url=http://www.cs.technion.ac.il/users/wwwb/cgi-bin/tr-info.cgi?1997/CS/CS0891 |author-first=Eli |author-last=Biham |date=1997 |title=A Fast New DES Implementation in Software|website=Cs.technion.ac.il|accessdate=5 November 2017}}</ref>
}}
| |||